# riscv_spark

**Repository Path**: xiaoqiangshijie/riscv_spark

## Basic Information

- **Project Name**: riscv_spark
- **Description**: 原创stream_core处理器核，持续更新中
- **Primary Language**: Verilog
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 7
- **Forks**: 0
- **Created**: 2021-07-12
- **Last Updated**: 2025-06-22

## Categories & Tags

**Categories**: risc-v

**Tags**: Stream, 原创, 及时更新

## README

# riscv_spark使用指南

> 访问证书: 在终端输入lmli2获取vcs verdi的证书
> 一个RISC-V指令集的汇编模拟器：[汇编模拟器](https://www.kvakil.me/venus/)

## 2024年任务

- 增加除发器的支持               **完成**
- 跑通simple.c                 **完成**
- 支持CSR指令
  - 修改译码模块                 **完成**
  - 修改执行模块                 **完成**
  - 增加csr模块                 **完成**
  - 进行test验证                **完成**

- 修改de模块增加ecall指令识别，并增加所有指令的flag

- 增加中断的支持，同步中断ecall
  - 修改中断软件                   **完成**
  - 增加clint模块                  **完成**
  - 修改de模块和clint的连接
  - 修改alu模块和clint的连接
  - 修改顶层模块
  - 可能需要修改ctrl模块和clint的连接
  - 修改命令规范

- 增加中断的支持，跑通timer.c
  - 支持同步中断ecall
  - 增加clint模块
  - 修改alu模块
  - 调试软件
  - 进行test验证

- 增加AHB总线
- 增加icache和dcache
- 增加core的plic模块
- 增加MMU单元到前端
- 增加分支预测

`停车坐爱枫林晚,霜叶红于二月花`

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